Desenvolvedor(a) de fpga - criptografia e redes de alto desempenho | híbrido-campinas/sp

OBRIGATÓRIOS:

- Graduação em Engenharia Elétrica, Engenharia de Computação ou área afim.

- Experiência comprovada em desenvolvimento de FPGA com SystemVerilog ou VHDL, do RTL ao bitstream, em projetos que chegaram a hardware real.

- Domínio de Vivado (síntese, implementação, análise e fechamento de timing, depuração com ILA) e de pelo menos um fluxo de simulação (Vivado Simulator, Questa, Verilator).

- Experiência com interfaces de alta velocidade e barramentos: AXI, SerDes/GTY, PCIe ou Ethernet 10G/25G/100G.

- Experiência com verificação: testbenches estruturados, cobertura e regressão.

- Leitura de esquemáticos e uso de instrumentos de bancada (osciloscópio, analisador lógico).

- Git e trabalho em equipe com revisão de código.

- Inglês avançado.

DESEJÁVEIS:

- Mestrado ou doutorado em Engenharia Elétrica, Computação ou áreas afins.

- Implementação de criptografia em hardware (AES-GCM, SHA, RNG, PQC) e noções de contramedidas a canais laterais.

- Vitis, Vitis HLS, Vitis Networking P4 ou desenvolvimento em MPSoC Zynq UltraScale+ com PetaLinux.

- Processamento digital de sinais em FPGA (DSP48, filtros, CORDIC, recuperação de portadora) ou experiência com comunicações ópticas coerentes.

- Experiência com certificação FIPS 140-3 ou Common Criteria, ou com projetos de defesa e requisitos TEMPEST.

- UVM ou cocotb; scripts em Tcl e Python para automação de fluxo.

- Projetar e implementar em RTL (SystemVerilog ou VHDL) blocos de processamento de pacotes em 100G/200G: parser Ethernet/IP/ESP, classificação, encapsulamento e desencapsulamento IPsec, filas e arbitragem.

- Implementar e integrar núcleos criptográficos em hardware: AES-256-GCM em alta vazão, geradores de aleatoriedade, hashing (SHA-2, famílias de Toeplitz para amplificação de privacidade) e aceleradores pós-quânticos (ML-KEM), com atenção a canais laterais e a modos de falha.

- Projetar a separação de domínios RED/BLACK em FPGA e as interfaces com o processador (ARM/MPSoC), incluindo carga segura de bitstream, autoteste e zeroização.

- Fechar timing em dispositivos AMD UltraScale+ (VU9P, Zynq UltraScale+), com integração de MACs 100G, transceptores SerDes, AXI4/AXI-Stream, DMA e memória externa.

- Implementar processamento de sinal em tempo real para o receptor CV-QKD (recuperação de fase e frequência, filtragem, estimativa de parâmetros), em conjunto com a equipe de fotônica.

- Escrever testbenches (UVM, cocotb ou SystemVerilog), simular, cobrir código e requisitos, gerar vetores de validação de algoritmos (CAVP) e apoiar os testes de bancada.

- Documentar arquitetura, interfaces e evidências para certificação (FIPS 140-3, Common Criteria) e participar das revisões de projeto com os avaliadores.

- Trabalhar com controle de versão, revisão de código e integração contínua para RTL, incluindo regressão automatizada.